一、EMC濾波設(shè)計(jì)技巧

EMC設(shè)計(jì)中的濾波器通常指由L，C構(gòu)成的低通濾波器。濾波器結(jié)構(gòu)的選擇是由"*大不匹配原則"決定的。即在任何濾波器中，電容兩端存在高阻抗，電感兩端存在低阻抗。圖1是利用*大不匹配原則得到的濾波器的結(jié)構(gòu)與ZS和ZL的配合關(guān)系，每種情形給出了2種結(jié)構(gòu)及相應(yīng)的衰減斜率(n表示濾波器中電容元件和電感元件的總數(shù))。

圖1 濾波器的結(jié)構(gòu)與ZS和ZL的配合關(guān)系

去耦電容的自諧振頻率

電容的寄生電感Ls的大小基本上取決于引線的長(zhǎng)度，對(duì)圓形、導(dǎo)線類(lèi)型的引線上的典型值為10nH／cm。典型的陶瓷電容的引線約有6 mm長(zhǎng)，會(huì)引入約15nH的電感。引線電感也可由下式估算:

其中：l和r分別為引線的長(zhǎng)度和半徑。寄生電感會(huì)與電容產(chǎn)生串聯(lián)諧振，即自諧振，在自諧振頻率fo處，去耦電容呈現(xiàn)的阻抗*小，去耦效果*好。但對(duì)頻率f高于f／o的噪聲成份，去耦電容呈電感性，阻抗隨頻率的升高而變大，使去耦或旁路作用大大下降。實(shí)踐中，應(yīng)根據(jù)噪聲的*高頻率fmax來(lái)選擇去耦電容的自諧振頻率f0，*佳取值為fo=fmax。

去耦電容容量的選擇

在數(shù)字系統(tǒng)中，去耦電容的容量通常按下式估算：

其中：△I為瞬變電流；△V為邏輯器件允許的電源電壓變化，△t為開(kāi)關(guān)時(shí)間。

實(shí)踐中，去耦電容的容量可按C=1/f選用，f為電路頻率，去耦電容的容量選擇還必須滿足以下條件：

（1）芯片于去耦電容兩端電壓差△V。必須小于噪聲容限Vni：

（2）從去耦電容為芯片提供所需的電流的角度考慮，其容量應(yīng)滿足：

（3）芯片開(kāi)關(guān)電流Ic的放電速度必須小于去耦 電流的*大放電速度：

此外，當(dāng)電源引線比較長(zhǎng)時(shí)，瞬變電流會(huì)引起較大的壓降，此時(shí)就要加容納電容以維持器件要求的電壓值。

二、EMC接地設(shè)計(jì)

接地是*有效的抑制騷擾源的方法，可解決50%的EMC問(wèn)題。系統(tǒng)基準(zhǔn)地與大地相連，可抑制電磁騷擾。外殼金屬件直接接大地，還可以提供靜電電荷的泄漏通路，防止靜電積累。

在地線設(shè)計(jì)中應(yīng)注意以下幾點(diǎn)：

（1）正確選擇單點(diǎn)接地與多點(diǎn)接地

在低頻電路中，信號(hào)的工作頻率小于1MHz，它的布線和器件間的電感影響較小，而接地電路形成的環(huán)流對(duì)干擾影響較大，因而應(yīng)采用單點(diǎn)接地。當(dāng)信號(hào)工作頻率大于10MHz時(shí)，地線阻抗變得很大，此時(shí)應(yīng)盡量降低地線阻抗，應(yīng)采用就近多點(diǎn)接地。當(dāng)工作頻率在1～10MHz時(shí)，如果采用一點(diǎn)接地，其地線長(zhǎng)度不應(yīng)超過(guò)波長(zhǎng)的1/20，否則應(yīng)采用多點(diǎn)接地法。

（2）將數(shù)字電路與模擬電路分開(kāi)

電路板上既有高速邏輯電路，又有線性電路，應(yīng)使它們盡量分開(kāi)，而兩者的地線不要相混，分別與電源端地線相連。要盡量加大線性電路的接地面積。

（3）盡量加粗接地線

若接地線很細(xì)，接地電位則隨電流的變化而變化，致使電子設(shè)備的定時(shí)信號(hào)電平不穩(wěn)，抗噪聲性能變壞。因此應(yīng)將接地線盡量加粗，使它能通過(guò)三位于印制電路板的允許電流。如有可能，接地線的寬度應(yīng)大于3mm。

（4）將接地線構(gòu)成閉環(huán)路

設(shè)計(jì)只由數(shù)字電路組成的印制電路板的地線系統(tǒng)時(shí)，將接地線做成閉環(huán)路可以明顯的提高抗噪聲能力。其原因在于：印制電路板上有很多集成電路組件，尤其遇有耗電多的組件時(shí)，因受接地線粗細(xì)的限制，會(huì)在地結(jié)上產(chǎn)生較大的電位差，引起抗噪聲能力下降，若將接地結(jié)構(gòu)成環(huán)路，則會(huì)縮小電位差值，提高電子設(shè)備的抗噪聲能力。

三、EMC屏蔽設(shè)計(jì)

屏蔽就是以金屬隔離的原理來(lái)控制某一區(qū)域的電場(chǎng)或磁場(chǎng)對(duì)另一區(qū)域的干擾。它包括兩個(gè)含義：一是將電路、電纜或整個(gè)系統(tǒng)的干擾源包圍起來(lái)，防止電磁干擾向外擴(kuò)散；二是用屏蔽體將接收電路、設(shè)備或系統(tǒng)包圍起來(lái)，防止它們受到外界電磁干擾的影響。屏蔽按照機(jī)理可以分為電場(chǎng)屏蔽、磁場(chǎng)屏蔽、電磁場(chǎng)屏蔽三種不同方式。

電場(chǎng)屏蔽

電子設(shè)備中的電場(chǎng)通常是交變電場(chǎng)，因此可以將兩個(gè)系統(tǒng)間的電場(chǎng)感應(yīng)認(rèn)為是兩個(gè)系統(tǒng)之間分布電容Cj的耦合，如圖2所示。

圖2 電場(chǎng)耦合示意圖

其中，Ug為干擾源交變電壓，Us為接受器的感應(yīng)電壓，Cj為G、S間的分布電容，Zs為接受器的接地電阻。則可得

由此可知，干擾電壓Us的大小與耦合電容Cj的大小有關(guān)：Cj越大，則Us越大。因此，為了減小干擾電壓Us，應(yīng)設(shè)法減小耦合電容Cj，設(shè)法將干擾源G和接受器S盡可能的遠(yuǎn)離。如果條件所限不能遠(yuǎn)離，則應(yīng)在二者之間采取屏蔽措施。

圖3 加入屏蔽體后的電場(chǎng)耦合示意圖

如圖3，在干擾源G和接受器S之間加入屏蔽體P，若屏蔽體P的接地電阻為ZP，則可得屏蔽體的感應(yīng)電壓為

則接受器上的感應(yīng)電壓為

由此可知，要使接受器的感應(yīng)電壓Us減小，Zp應(yīng)盡可能的小。所以，屏蔽體必須選擇導(dǎo)電性能良好的材料，而且須有良好的接地。否則，因?yàn)镃l>Cj，C2>Cj，若屏蔽體的接地電阻較大，將使屏蔽體加入后造成的干擾反而變得更大。

磁場(chǎng)屏蔽

磁場(chǎng)屏蔽是指對(duì)低頻磁場(chǎng)和高頻磁場(chǎng)的屏蔽。

低頻磁場(chǎng)的屏蔽采用高導(dǎo)磁率的鐵磁性材料。利用鐵磁性材料的高導(dǎo)磁率對(duì)干擾磁場(chǎng)進(jìn)行分路，使通過(guò)空氣的磁通大為減少，從而降低對(duì)干擾源的影響，起到磁場(chǎng)屏蔽的作用。由于是磁分路，所以屏蔽材料的磁導(dǎo)率U越高，屏蔽罩越厚，磁分路流過(guò)的磁通越多，屏蔽效果越好。

高頻磁場(chǎng)的屏蔽采用低電阻率的良導(dǎo)體作為屏蔽材料。外界高頻磁場(chǎng)在屏蔽體中產(chǎn)生渦流，渦流形成的磁場(chǎng)抑制和抵消外界磁場(chǎng)，從而起到了屏蔽的作用。與低頻磁屏蔽不同，由于高頻渦流的趨膚效應(yīng)，屏蔽體的尺寸并不是屏蔽效果的關(guān)鍵所在，而且屏蔽體接地與否和屏蔽效果也沒(méi)有關(guān)系。但對(duì)于高頻磁屏蔽的金屬良導(dǎo)體而言，若有良好的接地，則同時(shí)具備了電場(chǎng)屏蔽和磁場(chǎng)屏蔽的效果。所以，通常高頻磁屏蔽的屏蔽體也應(yīng)接地。

電磁場(chǎng)屏蔽

電磁場(chǎng)屏蔽是利用屏蔽體對(duì)電場(chǎng)和磁場(chǎng)同時(shí)加以屏蔽，一般用來(lái)對(duì)高頻電磁場(chǎng)進(jìn)行屏蔽。由前述可知，對(duì)于頻率較高的干擾電壓，選擇良導(dǎo)體制作屏蔽體，且有良好的接地，則可起到對(duì)電場(chǎng)和磁場(chǎng)同時(shí)進(jìn)行屏蔽的效果。但是必須注意，對(duì)高頻磁場(chǎng)屏蔽的渦流不僅對(duì)外來(lái)干擾產(chǎn)生抵制作用，同時(shí)還可能對(duì)被屏蔽體保護(hù)的設(shè)備內(nèi)部帶來(lái)不利的影響，從而產(chǎn)生新的干擾。

四、PCB設(shè)計(jì)之布局布線策略

1.選擇合理的導(dǎo)線寬度

由于瞬變電流在印制線條上所產(chǎn)生的沖擊干擾主要是由印制導(dǎo)線的電感成分造成的，因此應(yīng)盡量減小印制導(dǎo)線的電感量。印制導(dǎo)線的電感量與其長(zhǎng)度成正比，與其寬度成反比，因而短而精的導(dǎo)線對(duì)抑制干擾是有利的。時(shí)鐘引線、行驅(qū)動(dòng)器或總線驅(qū)動(dòng)器的信號(hào)線常常載有大的瞬變電流，印制導(dǎo)線要盡可能地短。對(duì)于分立組件電路，印制導(dǎo)線寬度在1.5mm左右時(shí)，即可完全滿足要求；對(duì)于集成電路，印制導(dǎo)線寬度可在0.2～1.0mm之間選擇。

2.采用正確的布線策略

布線時(shí)需要注意的幾個(gè)方面：

（1）保持環(huán)路面積*小，降低干擾對(duì)系統(tǒng)的影響，提高系統(tǒng)的抗干擾性能。并聯(lián)的導(dǎo)線緊緊放在一起，使用一條粗導(dǎo)線進(jìn)行連接，信號(hào)線緊挨地平面布線可以降低干擾。電源與地之間增加高頻濾波電容。

（2）使導(dǎo)線長(zhǎng)度盡可能的縮短，減小印制板的面積，降低導(dǎo)線上的干擾。

（3）采用完整的地平面設(shè)計(jì)，采用多層板設(shè)計(jì)，鋪設(shè)地層，便于干擾信號(hào)泄放。

（4）使電子元件遠(yuǎn)離可能會(huì)發(fā)生放電的平面如機(jī)箱面板、把手、螺釘?shù)?，保持機(jī)殼與地良好接觸，為干擾提供良好的泄放通道。對(duì)敏感信號(hào)包地處理，降低干擾。

（5）盡量采用貼片元器件。

（6）模擬地與數(shù)字地在PCB與外界連接處進(jìn)行一點(diǎn)接地。

（7）高速邏輯電路應(yīng)靠近連接器邊緣，低速邏輯電路和存儲(chǔ)器則應(yīng)布置在遠(yuǎn)離連接器處，中速邏輯電路則布置在高速邏輯電路和低速邏輯電路之間。

（8）電路板上的印制線寬度不要突變，拐角應(yīng)采用圓弧形，不要直角或尖角。

（9）時(shí)鐘線、信號(hào)線也盡可能靠近地線，并且走線不要過(guò)長(zhǎng)，以減小回路的環(huán)面積。

3.印制電路板的尺寸與器件的布置

印制電路板大小要適中，過(guò)大時(shí)印制線條長(zhǎng)，阻抗增加，不僅抗噪聲能力下降，成本也高；過(guò)小，則散熱不好，同時(shí)易受臨近線條干擾。

在器件布置方面與其它邏輯電路一樣，應(yīng)把相互有關(guān)的器件盡量放得靠近些，這樣可以獲得較好的抗噪聲效果。時(shí)鐘發(fā)生器、晶振和CPU的時(shí)鐘輸入端都易產(chǎn)生噪聲，要相互靠近些。易產(chǎn)生噪聲的器件、小電流電路、大電流電路等應(yīng)盡量遠(yuǎn)離邏輯電路，如有可能，應(yīng)另做電路板。